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SN74HC112

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具有清零和预设功能的双通道 J-K 下降沿触发器

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产品详情

Number of channels 2 Technology family HC Supply voltage (min) (V) 2 Supply voltage (max) (V) 6 Input type LVTTL/CMOS Output type Push-Pull Clock frequency (MHz) 24 Supply current (max) (µA) 40 IOL (max) (mA) 4 IOH (max) (mA) -4 Features Balanced outputs, Clear, High speed (tpd 10-50ns), Negative edge triggered, Positive input clamp diode, Preset Operating temperature range (°C) -40 to 85 Rating Catalog
Number of channels 2 Technology family HC Supply voltage (min) (V) 2 Supply voltage (max) (V) 6 Input type LVTTL/CMOS Output type Push-Pull Clock frequency (MHz) 24 Supply current (max) (µA) 40 IOL (max) (mA) 4 IOH (max) (mA) -4 Features Balanced outputs, Clear, High speed (tpd 10-50ns), Negative edge triggered, Positive input clamp diode, Preset Operating temperature range (°C) -40 to 85 Rating Catalog
PDIP (N) 16 181.42 mm² 19.3 x 9.4 SOIC (D) 16 59.4 mm² 9.9 x 6
  • 2V 至 6V 的宽工作电压范围
  • 输出可驱动多达 10 个 LSTTL 负载
  • 低功耗，ICC 最大值为 40µA
  • tpd典型值 = 13ns
  • 5V 时，输出驱动为 ±4mA
  • 低输入电流，最大值 1 µA
  • 2V 至 6V 的宽工作电压范围
  • 输出可驱动多达 10 个 LSTTL 负载
  • 低功耗，ICC 最大值为 40µA
  • tpd典型值 = 13ns
  • 5V 时，输出驱动为 ±4mA
  • 低输入电流，最大值 1 µA

SNx4HC112 器件包含两个独立的 J-K 负边沿触发式触发器。预设 (PRE) 或清零 (CLR) 输入端的低电平会设置或复位输出，不受其他输入端的电平的影响。当 PRE 和 CLR 处于非有效状态（高电平）时，满足设置时间要求的 J 和 K 输入端数据将在时钟 (CLK) 脉冲的负向边沿传输到输出端。时钟触发在一定电压电平下发生，与 CLK 脉冲的下降时间没有直接关系。经过保持时间间隔后，可以更改 J 和 K 输入端的数据而不影响输出端的电平。这些多功能触发器通过将 J 和 K 连接到高电平来作为切换触发器运行。

SNx4HC112 器件包含两个独立的 J-K 负边沿触发式触发器。预设 (PRE) 或清零 (CLR) 输入端的低电平会设置或复位输出，不受其他输入端的电平的影响。当 PRE 和 CLR 处于非有效状态（高电平）时，满足设置时间要求的 J 和 K 输入端数据将在时钟 (CLK) 脉冲的负向边沿传输到输出端。时钟触发在一定电压电平下发生，与 CLK 脉冲的下降时间没有直接关系。经过保持时间间隔后，可以更改 J 和 K 输入端的数据而不影响输出端的电平。这些多功能触发器通过将 J 和 K 连接到高电平来作为切换触发器运行。
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应用手册 TI IBIS File Creation, Validation, and Distribution Processes 2002年 8月 29日
应用手册 CMOS Power Consumption and CPD Calculation (Rev. B) 1997年 6月 1日
应用手册 使用逻辑器件进行设计 (Rev. C) 1997年 6月 1日
应用手册 Input and Output Characteristics of Digital Integrated Circuits 1996年 10月 1日
应用手册 Live Insertion 1996年 10月 1日
应用手册 SN54/74HCT CMOS Logic Family Applications and Restrictions 1996年 5月 1日
应用手册 Using High Speed CMOS and Advanced CMOS in Systems With Multiple Vcc 1996年 4月 1日

设计和开发

如需其他信息或资源，请点击以下任一标题进入详情页面查看（如有）。

评估板

14-24-LOGIC-EVM — 采用 14 引脚至 24 引脚 D、DB、DGV、DW、DYY、NS 和 PW 封装的逻辑产品通用评估模块

14-24-LOGIC-EVM 评估模块 (EVM) 设计用于支持采用 14 引脚至 24 引脚 D、DW、DB、NS、PW、DYY 或 DGV 封装的任何逻辑器件。

用户指南: PDF | HTML
英语版 (Rev.B): PDF | HTML
TI.com 上无现货
参考设计

TIDA-01171 — 交流耦合 RS-485 参考设计

TIDA-01171 参考设计可在交流耦合链路上实现 RS-485 通信，即便是在较低数据速率下仍然可行。即使节点之间存在巨大的接地电势差，仍可实现节点通信。采用交流耦合还有助于为收发器提供总线故障保护，总线故障可能会导致高电压电源发生直接短路。
设计指南: PDF
原理图: PDF
封装 引脚 CAD 符号、封装和 3D 模型
PDIP (N) 16 Ultra Librarian
SOIC (D) 16 Ultra Librarian
应遵守 TI 评估类商品的标准条款与条件。

订购和质量

包含信息：
  • RoHS
  • REACH
  • 器件标识
  • 引脚镀层/焊球材料
  • MSL 等级/回流焊峰值温度
  • MTBF/时基故障估算
  • 材料成分
  • 鉴定摘要
  • 持续可靠性监测
包含信息：
  • 制造厂地点
  • 封装厂地点

支持和培训

视频