ZHCSAP4M October   2010  – August 2017 DS90UH926Q-Q1

PRODUCTION DATA.  

  1. 1 特性
  2. 2 应用范围
  3. 3 说明
  4. 4 修订历史记录
  5. 5 Pin Configuration and Functions
  6. 6 Specifications
    1. 6.1  Absolute Maximum Ratings
    2. 6.2  ESD Ratings
    3. 6.3  Recommended Operating Conditions
    4. 6.4  Thermal Information
    5. 6.5  DC Electrical Characteristics
    6. 6.6  AC Electrical Characteristics
    7. 6.7  DC and AC Serial Control Bus Characteristics
    8. 6.8  Recommended Timing Requirements for the Serial Control Bus
    9. 6.9  Switching Characteristics
    10. 6.10 Timing Diagrams
    11. 6.11 Typical Characteristics
  7. 7 Detailed Description
    1. 7.1 Overview
    2. 7.2 Functional Block Diagram
    3. 7.3 Feature Description
      1. 7.3.1  High-Speed Forward Channel Data Transfer
      2. 7.3.2  Low-Speed Back Channel Data Transfer
      3. 7.3.3  Backward Compatible Mode
      4. 7.3.4  Input Equalization Gain
      5. 7.3.5  Common-Mode Filter Pin (CMF)
      6. 7.3.6  Video Control Signal Filter
      7. 7.3.7  EMI Reduction Features
        1. 7.3.7.1 Spread Spectrum Clock Generation (SSCG)
      8. 7.3.8  Enhanced Progressive Turnon (EPTO)
      9. 7.3.9  LVCMOS VDDIO Option
      10. 7.3.10 Power Down (PDB)
      11. 7.3.11 Stop Stream Sleep
      12. 7.3.12 Serial Link Fault Detect
      13. 7.3.13 Oscillator Output
      14. 7.3.14 Pixel Clock Edge Select (RFB)
      15. 7.3.15 Built In Self Test (BIST)
        1. 7.3.15.1 BIST Configuration and Status
          1. 7.3.15.1.1 Sample BIST Sequence
        2. 7.3.15.2 Forward-Channel and Back-Channel Error Checking
      16. 7.3.16 Image Enhancement Features
        1. 7.3.16.1 White Balance
          1. 7.3.16.1.1 LUT Contents
          2. 7.3.16.1.2 Enabling White Balance
        2. 7.3.16.2 Adaptive HI-FRC Dithering
      17. 7.3.17 Internal Pattern Generation
      18. 7.3.18 I2S Receiving
        1. 7.3.18.1 I2S Jitter Cleaning
        2. 7.3.18.2 Secondary I2S Channel
          1. 7.3.18.2.1 MCLK
      19. 7.3.19 Interrupt Pin: Functional Description and Usage (INTB)
      20. 7.3.20 GPIO[3:0] and GPO_REG[8:4]
        1. 7.3.20.1 GPIO[3:0] Enable Sequence
        2. 7.3.20.2 GPO_REG[8:4] Enable Sequence
    4. 7.4 Device Functional Modes
      1. 7.4.1 Clock-Data Recovery Status Flag (LOCK), Output Enable (OEN), and Output State Select (OSS_SEL)
      2. 7.4.2 Low Frequency Optimization (LFMODE)
      3. 7.4.3 Configuration Select (MODE_SEL)
      4. 7.4.4 HDCP Repeater
        1. 7.4.4.1 Repeater Connections
    5. 7.5 Programming
      1. 7.5.1 Serial Control Bus
    6. 7.6 Register Maps
  8. 8 Application and Implementation
    1. 8.1 Application Information
      1. 8.1.1 Display Application
    2. 8.2 Typical Application
      1. 8.2.1 Design Requirements
      2. 8.2.2 Detailed Design Procedure
        1. 8.2.2.1 Transmission Media
      3. 8.2.3 Application Curves
  9. 9 Power Supply Recommendations
    1. 9.1 Power-Up Requirements and PDB Pin
  10. 10Layout
    1. 10.1 Layout Guidelines
      1. 10.1.1 CML Interconnect Guidelines
    2. 10.2 Layout Examples
  11. 11器件和文档支持
    1. 11.1 文档支持
      1. 11.1.1 相关文档
    2. 11.2 接收文档更新通知
    3. 11.3 社区资源
    4. 11.4 商标
    5. 11.5 静电放电警告
    6. 11.6 Glossary
  12. 12机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

1 特性

  • 符合 AEC-Q100 的汽车应用 标准
    • 器件温度等级 2 级：环境工作温度范围为 –40°C 至 +105°C
    • 器件 HBM ESD 分类等级 3B
    • 器件 CDM ESD 分类等级 C6
    • 器件 MM ESD 分类等级 M3
  • 具有片上密钥存储的集成型 HDCP 密码引擎
  • 具有 I2C 兼容型串行控制总线的双向控制接口通道接口
  • 支持高清 (720p) 数字视频格式
  • 支持 RGB888 + VS、HS、DE 和 I2S 音频
  • 支持 5 至 85MHz 像素时钟 (PCLK)
  • 通过 1.8V 或 3.3V 兼容 LVCMOS I/O 接口实现 3.3V 单电源运行
  • 长达 10 米的交流耦合屏蔽双绞线 (STP) 互连
  • 并行 LVCMOS 视频输出
  • 具有嵌入式时钟的直流平衡和扰频数据
  • 自适应电缆均衡
  • 支持 HDCP 中继器应用
  • 图像增强（白平衡和抖动）和内部模式生成
  • EMI 最小化（展频时钟生成 (SSCG) 和增强型累进接通 (EPTO)）
  • 低功率模式大大减少了功率耗散
  • 向后兼容模式

2 应用范围

  • 汽车导航显示屏
  • 后座娱乐系统

3 说明

DS90UH926Q-Q1 解串器与 DS90UH925Q-Q1 串行器配套使用，可针对汽车娱乐系统内的内容受保护数字视频的安全分发提供一套解决方案。该芯片组可将并行 RGB 视频接口转换为单对高速串行化接口。数字视频数据采用业界标准的 HDCP 复制保护方案加以保护。FPD-Link III 串行总线方案支持通过单条差分链路实现高速正向数据传输和低速反向通道通信的全双工控制。通过单个差分对整合视频数据和控制可减小互连线尺寸和重量，同时还消除了偏差问题并简化了系统设计。

DS90UH926Q-Q1 解串器具有一个 31 位并行 LVCMOS 输出接口，可针对 RGB、视频控制和音频数据进行调整。器件会从高速串行数据流中提取出时钟。LOCK 输出引脚会在传入数据流被锁定时提供链路状态，而无需使用训练序列或特殊的 SYNC（同步）模式，也不需要基准时钟。

自适应均衡器优化了最大电缆长度。输出扩频时钟发生器 (SSCG) 和增强型渐进接通 (EPTO) 功能大大降低了电磁干扰 (EMI) 特性的反馈。

串化器和解串器上都执行 HDCP 密钥引擎。HDCP 密钥被存储在片载存储器中。

器件信息(1)

器件型号 封装 封装尺寸（标称值）
DS90UH926Q-Q1 WQFN (60) 9.00mm x 9.00mm
  1. 如需了解所有可用封装，请参阅产品说明书末尾的可订购产品附录。

应用图表

DS90UH926Q-Q1 30136427.gif